Проектирование и реализация устройств на плис для исправления независимых ошибок с применением циклических помехоустойчивых кодов (17, 9, 5) и (19, 9, 5)
| Parent link: | Высокопроизводительные вычислительные системы и технологии № 2 (9).— 2018.— [С. 29-35] |
|---|---|
| Main Author: | |
| Corporate Author: | |
| Summary: | Заглавие с экрана В работе предложен циклический помехоустойчивый код (17, 9, 5) с кодовым расстоянием 5, исправляющий двукратные независимые ошибки и являющийся более эффективным, чем код БЧХ (19, 9, 5), укороченный от кода БЧХ (31, 21, 5). Приведен принцип построения эффективного помехоустойчивого кода с применением образующего полинома, найденного с помощью специального алгоритма и ПО поиска, предложенного автором. Показано преимущество в скорости кода (17, 9, 5) над кодом (19, 9, 5) на этапе построения кодового слова. Для построенных помехоустойчивых кодов рассмотрены аппаратные реализации на ПЛИС Startix III EP3SL70F780C2 табличного и циклического алгоритмов декодирования. Проведено моделирование работы разработанных устройств в САПР Quartus II с заданием двукратных и неисправимых ошибок. Представлены характеристики разработанных устройств на ПЛИС, включающие максимальную частоту декодирования и количество логических ячеек. Проведено сравнение разработанных устройств с помехоустойчивыми кодами (17, 9, 5) и (19, 9, 5) по быстродействию и аппаратным затратам ПЛИС. Установлено, что применение циклического помехоустойчивого кода (17, 9, 5) позволяет проектировать в 2 раза более быстродействующие устройства с экономией аппаратных ресурсов до 167% по сравнению с укороченным кодом БЧХ (19, 9, 5). The paper proposes a cyclic error-correcting code (17, 9, 5) with a code distance of 5 which corrects double independent errors and being more effective than the BCH code (19, 9, 5) shortened from the BCH code (31, 21, 5). The principle of constructing an effective error-correcting code based on a generator polynomial which is found using a special algorithm and software proposed by the author is given. The advantage in code speed (17, 9, 5) over the code (19, 9, 5) at the stage of the code word building is shown. Hardware implementations on the Startix III EP3SL70F780C2 FPGA of the table and cyclic decoding algorithms are considered for built error-correcting codes. The simulation of the developed devices in CAD Quartus II with double and unrecoverable errors is made. The characteristics of the developed FPGA devices including the maximum decoding frequency and the number of logical cells are presented. The developed devices with error-correcting codes (17, 9, 5) and (19, 9, 5) are compared in terms of speed and hardware resources of the FPGA. It has been established that the usage of a cyclic error-correcting code (17, 9, 5) allows to design 2 times faster devices with savings of hardware resources up to 167% compared to a shortened BCH code (19, 9, 5). Режим доступа: по договору с организацией-держателем ресурса |
| Language: | Russian |
| Published: |
2018
|
| Subjects: | |
| Online Access: | https://elibrary.ru/item.asp?id=36938551 |
| Format: | Electronic Book Chapter |
| KOHA link: | https://koha.lib.tpu.ru/cgi-bin/koha/opac-detail.pl?biblionumber=659664 |