ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

Bibliographic Details
Main Author:	Стешенко В. Б.
Summary:	В книге рассмотрены вопросы практического применения ПЛИС фирмы «Altera» при разработке цифровых устройств. Приведены краткие сведения об особенностях архитектуры и временных параметрах устройств. Рассмотрены САПР MAX+PLUS II и Quartus, языки описания аппаратуры AHDL, VHDL, VERILOG HDL. Приводятся примеры описания цифровых устройств на языках высокого уровня, а также примеры реализации некоторых алгоритмов. Приведены сведения о современных интерфейсах передачи данных, даны рекомендации по разработке печатных плат. Цель книги - помочь начинающему разработчику в выборе элементной базы и дать представление о технологии проектирования устройств на ПЛИС. Книга из коллекции ДМК Пресс - Инженерно-технические науки
Published:	Москва, ДМК Пресс, 2010
Edition:	3-е изд.
Subjects:	семейство max3000 семейство flex6000 семейство max7000 семейство flex8000 семейство max9000 семейство flex10k семейство apex20k семейство mercury семейство acex kонфигурационные пзу программирование и реконфигурирование в системе общие сведения процедура разработки проекта редакторы max plus ii процесс компиляции верификация проекта использование констант реализация булевых выражений и уравнений определение групп реализация условной логики описание дешифраторов использование для переменных значений по умолчанию реализация логики с активным низким уровнем реализация двунаправленных выводов объявление регистров создание счетчиков цифровые автоматы с памятью реализация цифровых автоматов задание выходных значений для состояний присвоение битов и значений в цифровом автомате цифровые автоматы с синхронными выходами цифровые автоматы с асинхронными выходами восстановление после неправильных состояний использование макрофункций системы max+plus ii фирмы «altera» определение пользовательской макрофункции импорт и экспорт цифровых автоматов реализация примитивов lcell и soft зарезервированные ключевые слова символы имена в кавычках и без кавычек группы булевы выражения логические операторы выражения с операторами and nand or xor & xnor арифметические операторы kомпараторы примитивы порты лексические элементы основные конструкции языка ahdl синтаксис прототипа функции синтаксис оператора вариантов синтаксис секции переменных синтаксис объявления псевдонима цифрового автомата объявление по умолчанию синтаксис порта синтаксические группы и списки алфавит языка kомментарии типы данных простые типы описание простых типов основы синтаксиса объекты компоненты операторы интерфейс и тело объекта поведенческое описание архитектуры потоковая форма структурное описание архитектуры описание конфигурации векторные сигналы и регулярные структуры задержки сигналов и параметры настройки атрибуты сигналов и контроль запрещенных ситуаций алфавит моделирования и пакеты описание монтажного «или» и общей шины методика верификации синтезируемого описания verification methodology моделирование элементов аппаратуры modeling hardware elements директивы компилятора псевдокомментарии pragmas синтаксис синтезируемого подмножества vhdl kраткое описание синтакиса синтезируемого подмножества vhdl целые числа integers действительные числа real регистры registers векторы vectors элементы с третьим состоянием tri-state arithmetic operators logical operators операторы эквивалентности equality поразрядные операторы bitwise operators операторы приведения reduction operator kонкатенация concatenation системные директивы system tasks директивы вывода результатов моделирования writing to standard output kонтроль процесса моделирования monitoring a simulation реализация на уровне логических вентилей gate level implementation реализация мультиплексора с помощью логических операторов logic statement implementation реализация с помощью оператора выбора case statement implementation тестовый модуль the stimulus module модули проекта design blocks modules тестирование connecting ports kонструкция always always block пример проектирования последовательностного устройства поведенческая модель счетчика behavioural model задержки delay защелкивание triggers оператор if if statement оператор ветвления conditional operator цикл while while loop цикл repeat repeat loop открытие файла opening a file инициализация регистровых файлов initialising memories задание векторов входных сигналов для моделирования verilog input vectors список операторов verilog kлючевые слова keywords типы цепей net types триггеры тактируемые передним фронтом rising edge flipflop тактируемые передним фронтом с асинхронным сбросом rising edge flipflop with asynchronous reset тактируемые передним фронтом с асинхронной предустановкой rising edge flipflop with asynchronous preset тактируемые передним фронтом с асинхронным сбросом и предустановкой rising edge flepflop with asynchronous reset and preset тактируемые передним фронтом с синхронным сбросом rising edge flipflop with synchronous reset тактируемые передним фронтом с синхронной предустановкой rising edge flipflop with synchronous preset тактируемые передним фронтом с асинхронным сбросом и разрешением тактового сигнала rising edge flipflop with asynchronous reset and clock enable защелка с разрешением выхода d-latch with data and enable защелка с входом данных с разрешением d-latch with gated asynchronous data защелка с входом разрешения d-latch with gated enable защелка с асинхронным сбросом d-latch with asynchronous reset построение устройств потоковой обработки данных datapath logic счетчики арифметические устройства kонечные автоматы finite state machine элементы ввода-вывода параметризация специфика проектирования устройств с учетом архитектурных особенностей плис совместное использование ресурсов дублирова
Online Access:	http://e.lanbook.com/books/element.php?pl1_id=60976 https://e.lanbook.com/img/cover/book/60976.jpg
Format:	Electronic Book

Internet

http://e.lanbook.com/books/element.php?pl1_id=60976
https://e.lanbook.com/img/cover/book/60976.jpg